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求助:vhdl和verilog的时钟沿采样传输数据问题

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ksqnhm 发表于 2013-1-5 22:23:21 | 显示全部楼层 |阅读模式
求助:vhdl和verilog的时钟沿采样传输数据问题,我才学vhdl不久,看到其他代码不管数据是上升沿变化还是下降沿变化,都是用的时钟上升沿采样的数据。我觉得这样不能有效采样数据啊,特别是verilog的代码,时钟都是用的上升沿,这样通过功能仿真不能有效采样的啊。但代码下载到硬件上运行还是正常的,比如说sdram接口控制的例程。
      我举一个例子:我用clk100m的上升沿变化产生数据(clk100m上升沿变化时,数据发生变化),在另一个模块我也用同一个clk100m采样这个产生的数据,功能仿真的话,用下降沿可以有效采样,但用clk100m上升沿采样的话,怎样能有效采样,保证代码正常运行呢?
      这个问题困惑比较久了,望大家给点建议,谢谢!

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IPO 发表于 2013-1-6 10:41:38 | 显示全部楼层
感觉两个应该一样
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