集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
查看: 4088|回复: 8

verilog全加器的测试代码

[复制链接]
vhdl 发表于 2010-8-13 09:14:27 | 显示全部楼层 |阅读模式
我想问的是
1,always initial initial  是否是并行运算?

2,cin=0;
always #5 cin=~cin;
哪句在前运行?
 楼主| vhdl 发表于 2010-8-13 09:14:51 | 显示全部楼层
always和initia是并行

initia只运行一次
 楼主| vhdl 发表于 2010-8-13 09:15:04 | 显示全部楼层
先cin=0
先cin=0
rainybyf 发表于 2010-9-19 11:45:14 | 显示全部楼层
1,并行执行
2,并行执行,只不过在执行always时会有个延迟等待,相当于先执行第一句,其实是并行执行的
zhang861616 发表于 2010-9-20 00:42:11 | 显示全部楼层
语句本身是顺序执行的,但是两者他们是并行执行的
zhang861616 发表于 2010-9-20 00:42:25 | 显示全部楼层
语句本身是顺序执行的,但是两者他们是并行执行的
wxywxyno1 发表于 2010-10-12 20:51:48 | 显示全部楼层
always和initial是并行的
先执行c=1,然后才执行always
zxopenhl 发表于 2022-3-8 08:42:31 | 显示全部楼层
verilog全加器的测试代码
大鹏 发表于 2022-3-16 16:32:02 | 显示全部楼层
verilog全加器的测试代码
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2024-12-24 11:15 , Processed in 0.065652 second(s), 23 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表