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用quartus11.0写verilog出现这样的错误提示Error (10170)

machenwei5813 发表于 2013-3-9 14:00:05 | 显示全部楼层 |阅读模式

Error (10170): Verilog HDL syntax error at row_scan_module.v(24) near text "always"; expecting ";"
这是为什么啊求解答！！！

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