FPGA内部补码运算，对乘法器得出的数据进行截位，结果是补码

写了一个程序，两个std_logic_vector(15 downto 0) 的数据相乘，2047*(-21)，得到一个32位数据，对其中mult（26 downto 11）进行截位，去掉末尾11位，本来这样想，乘以2047相当于左移11位，再进行右移11位，应该得出数据是-21.可是实际上数据却是-53.
求帮忙啊，搞了一天了都~

各路大神帮帮忙