已经搞定了了了-求助Top-level design entity is undefined？

我设置了顶层文件，工程名和顶层文件名实一样的，怎么还是不行，就是小程序都一样？请高手指点，记得以前用的时候只有设置下顶层文件就可以了，现在怎么不行了。我分别用了VHDL语言和VER HDL语言，设置顶层选择的是set as top_level entity项。
VHDL语言如下：
IBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY GATE1 IS
PORT(A:IN STD_LOGIC;
     B:IN STD_LOGIC;
     C:IN STD_LOGIC;
     D:IN STD_LOGIC;
     X:OUT STD_LOGIC;
     Y:OUT STD_LOGIC);
END ENTITY GATE1;
ARCHITECTURE BEHAVIOURAL OF GATE1 IS
    BEGIN
      X<=(A AND B AND C);
      y<=NOT D;
END ARCHITECTURE BEHAVIOURAL;
编译信息如下：revision name: 005
                     TOP_level entity name :005
程序文件名也是005。
VER HDL程序如下
module gate1(a,b,c,d,x,y);
input a,b,c,d;
output x,y;
and and1(x,a,b,c,d);
not not1(y,d);
endmodule
编译结果和VHDL一样。
菜鸟请高手指点。。。。。。。。。。。。



模块名药盒工程名一样！！！！！1

小程序 有错

你的testbench里面理化top的时候肯定少了理化名
比如a a_inst();
你的估计是a()
没有了a_inst