verilog与VHDL混合编程？？

各位大虾，有一个问题想请教！
quartus II 支持verilog与VHDL混合编程么？？需要特殊的设置么？
我的工程开始都是用VHDL写的，后来在里面加了一个模块是用verilog编写的，并且生成了符号，可是工程编译时会报错：work library没有此模块！
这是怎么回事呢？
我是用active-hdl仿真的，当时生成的这个符号在对应的libary下面是有的啊。。。

应该是可以的吧~  也没有试过。。。。

据听说是可以的。