在FPGA上建立MATLAB和Simulink算法原型

芯片设计和验证工程师通常要为在硅片上实现的每一行RTL代码写出多达10行测试平台代码。验证任务在设计周期内可能会占用50%或更多的时间。尽管如此辛 苦，仍有接近60%的芯片存在功能瑕疵，需要返工。由于HDL仿真不足以发现系统级错误，芯片设计人员正利用FPGA来加速算法创建和原型设计。

利用FPGA处理大型测试数据集可以使工程师快速评估算法和架构并迅速做出权衡。工程师也可以在实际环境下测试设计，避免因使用HDL仿真器耗大量时 间。系统级设计和验证工具（如MATLAB和Simulink）通过在FPGA上快速建立算法原型，可以帮助工程师实现这些优势。

本文将介绍使用MATLAB和Simulink创建FPGA原型的最佳方法。这些最佳方法包括：在设计过程初期分析定点量化的效应并优化字长，产生更 小、更高效的实现方案；利用自动HDL代码生成功能，更快生成FPGA原型；重用具有HDL协同仿真功能的系统级测试平台，采用系统级指标分析HDL实现 方案；

为什么在FPGA上建立原型？
在FPGA上建立算法原型可以增强工程师的信心，使他们相信自己的算法在实际环境中的表现能够与预期相符。除了高速运行测试向量和仿真方案，工程师还可 以利用FPGA原型试验软件功能以及诸如RF和模拟子系统的相关系统级功能。此外，由于FPGA原型运行速度更快，可以使用大型数据集，暴露出仿真模型未 能发现的缺陷。

采用HDL代码生成功能的基于模型的设计可以使工程师有效地建立FPGA原型，如图2所示。该图向我们展示了这样一种现实情况：工程师经常缩短详细设计 阶段，试图通过尽快开始硬件开发阶段以符合开发周期的要求。现实中，当工程师发现定点算法达不到系统要求时，就得在HDL创建阶段重新审视详细设计阶段。 这样的重叠工作将使HDL创建阶段延长（如紫色长条所示），并可能引发各种设计问题（如胶合逻辑或设计补丁）。


利用自动HDL代码生成功能更快生成FPGA原型
在生成FPGA原型时，HDL代码必不可少。工程师手工编写了Verilog或VHDL代码。作为替代选择，使用HDL编码器自动生成HDL代码具有众 多明显优势。工程师可以快速地评估能否在硬件中实施当前算法；迅速评估不同的算法实现，选择最佳方案；并在FPGA上更快地建立算法原型。

对于DDC案例研究而言，可以在55秒内生成了5780行HDL代码。工程师可以浏览并很快理解代码（图7）。自动代码生成功能允许工程师对系统级模型进行更改，并且，通过重新生成HDL代码，该功能可以在数分钟之内生成更新的HDL实现方案。

该功能可以在数分钟之内生成更新的HDL实现方案。