关于VHDL信号赋初值？？

zhiweiqiang33 发表于 2013-6-2 09:57:14 | 显示全部楼层 |阅读模式

根据小弟的了解，信号赋初值只有在仿真的时候有用，但是在综合下载的时候被自动被忽略。可是为什么我的课题中赋初值跟不赋初值不一样呢？
SIGNAL flag:STD_LOGIC_VECTOR(2 DOWNTO 0):="000";
赋了初值就可以实现对应的功能，否则
SIGNAL flag:STD_LOGIC_VECTOR(2 DOWNTO 0); 达不到想要的效果
为什么呢？？

信号