VERILOG怎么样实现顶层文件调用其他模块？

module Audio(clkin,data_in,bclk,data_out,wclk,count,counti,mclk);

input clkin,data_in,bclk,wclk;
output mclk;
output [15:0]data_out;
output  [2:0]counti;
output  [1:0]count;

wire  wclk;
wire  clkin;
wire  bclk;
wire  bclk1;
wire  wclk1;
wire  [2:0]counti;
wire  [1:0]count;

clk  clk(clkin,mclk);
div  div(clkin,counti,bclk1);
div1 div1(bclk1,count,wclk1);
data data(data_in,bclk1,wclk1,data_out);


endmodule

这个是我写的顶层文件，其中clkin分频产生了bclk，bclk分频产生了wclk，总模块里面 这几个都是要输入的信号clkin,data_in,bclk,wclk。。。。

但是我现在的仿真时序中，bclk和wclk两个信号都什么也没有输出，我改怎么改？

bclk,wclk你都定义成输入，是输入信号，你让它输出什么