异步fifo问题

zhiweiqiang33 · 发表于 2013-6-2 10:04:26

FPGA的主时钟和外部采样时钟不匹配，用FIFO，外部的数据时钟是65M（要以65M的速度读AD总线）， FPGA的内部时钟是100M，我用altera自带的FIFO配置，在配置时钟时有同步和异步，用异步时钟，65M的信号接FIFO的wrreq（写fifo信号），那wrclk（写时钟）是用哪个时钟？读时钟rdclk用100M的内部时钟。也就是FIFO的读写时钟和读写信号是什么关系？

至芯兴洪 · 发表于 2013-6-2 10:44:54

查看ip自带的时序图吧，就明白了

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异步fifo问题

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