Cadence设计工具通过台积电16nm FinFET制程认证

益华电脑(Cadence Design Systems)宣布，该公司的系统芯片开发工具已经通过台积电(TSMC) 16纳米 FinFET 制程的设计参考手册(design rule manual，DRM)第0.1版与 SPICE 模型工具认证。在早期阶段就达成工具认证里程碑，意味着先进制程客户能够着手开发设计，并驾驭新一代行动平台所需的低功耗与高效能优势。

工具认证扮演16纳米FinFET技术专属设计基础架构的基石角色。通过认证的Cadence工具包括：Spectre、Liberate、Virtuoso、 Encounter Digital Implementation (EDI) System、Encounter Timing System、Virtuoso Power System、Encounter Power System、Physical Verification System 以及QRC Extraction。还有几项Cadence设计IP产品可供客户在这个先进制程测试芯片。

此外，台积电已经认证立即可以投入生产的Cadence益华电脑20纳米制程专属设计流程。客户现在可以享用Cadence益华电脑流程为先进制程所提供的速度、功耗与面积优势。

整个工具链已经透过ARM Cortex-A9处理器的设计通过了20纳米认证，而且是第一个台积电20SoC制程技术专属的整合式工具认证。Cadence益华电脑提供工具包括Virtuoso、EDI System、Encounter Timing System、Encounter Power System、Virtuoso Power System、Physical Verification System与QRC Extraction。

“尽可能在解决方案开发的最早阶段进行垂直协作，就是实现协同最佳化解决方案的关键。”Cadence益华电脑芯片实现事业群研发资深副总裁徐季平表示：“台积公司通过16纳米FinFET与20纳米设计的Cadence工具认证，就是双方承诺联手协助彼此客户确保成功的最佳背书。”

“我们透过台积公司Open Innovation Platform 协作模式，尽早达成了DRM & SPICE认证，让讯号设计团队能够满怀信心地运用这些Cadence益华电脑工具，尽快开发高效能、低功耗16纳米FinFET设计。”台积电设计基础架构行销事业部资深协理Suk Lee表示：“Cadence益华电脑工具的20纳米认证意味着，他们已经做好万全准备，能够克服以台积公司20纳米制程为目标之设计的独一无二挑战。”

日前发表ARM与Cadence合作实现台积公司16nm FinFET 制程上业界第一个Cortex-A57 64位处理器相互辉映，这也是同样运用Cadence益华电脑技术所开发的。

他们已经做好万全准备，能够克服以台积公司20纳米制程为目标之设计的独一无二挑战。”