verilog 中测试模块如何对模块检测

ccs · 发表于 2010-10-26 15:55:19

ccs · 发表于 2010-10-26 15:55:30

Error (10170): Verilog HDL syntax error at compare.v(2) near text "input"; expecting ";"
各位仁兄这个是什么问题那里出错啦

liyujie · 发表于 2010-10-26 16:58:17

这是语法里面出现错误，仔细找找，是不多了括号啊，分号之类的

Sunlife · 发表于 2015-4-8 14:48:59

这是语法里面出现错误，仔细找找，是不多了括号啊，分号之类的

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