如何作异步 SRAM的时序的

CPLD · 发表于 2010-11-1 09:42:57

如何作异步 SRAM的时序的

CPLD · 发表于 2010-11-1 09:43:11

异步的SRAM，没有时钟，读写都是要用使能电平同步的。

目前的情况是Altera的FPGA Cyclone3，异步SRAM是一个ISSI的芯片，最大速率应当是166MHz左右，FPGA时钟80MHz，然后读写异步SRAM的数据速率是 40MHz，每2个时钟周期读写一次。实验情况正确稳定。

想问问有没有什么其它的办法，能让FPGA每个时钟都可以对异步SRAM进行读写，把访存的速率提高到80MHz。用PLL移动时钟的相位之类的办法有可行性么？
--

CPLD · 发表于 2010-11-1 09:43:22

PLL移相可以的
如果sram的控制信号都是寄存器输出并且绑定到IO Cell内的寄存器,实现80MHz很轻松

CPLD · 发表于 2010-11-1 09:43:35

您说的实现80MHz很轻松是指在时钟也是80MHz的时候，用PLL＋IO Cell寄存器绑定的策略可以实现80MHz的异步sram读写速率是么？

CPLD · 发表于 2010-11-1 09:43:49

80MHz时钟12.5ns的周期
output pad delay 3.5ns
input pad到io 寄存器 1.5ns
7.5ns的余量给外部
号称166MHz的SRAM，Address->Q 应该在6ns

所以实现80MHz读写还是足够

yihui · 发表于 2011-1-14 14:26:06

路过；；；；；；；；；；；；；；；；；；；；；；；；

eslab · 发表于 2011-2-23 04:16:13

也对异步SRAM有兴趣，请问什么异步SRAM标明频率？一般都标多少nS。
还有对“IO Cell寄存器绑定”不理解，能否解释一下？

yaoyuncheng · 发表于 2011-4-22 11:19:24

路过看看、、、、、、、、、

simpleh · 发表于 2012-6-1 10:30:21

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