Altera Timequest问题，用时钟的上下沿分别采数据，约束怎么写呢？谢谢

Altera Timequest问题，用时钟的上下沿分别采数据，约束怎么写呢？谢谢

使用两条语句分别进行约束就可以了。
如下，DDR输入接口要求的tsu, th全部都是0.5ns，时钟周期为6ns，源同步模式，时钟和数据中心对齐。
# Rising edge clock constraint
set_input_delay –clock clk –max [expr 6 / 2 - 0.5] datain
set_input_delay –clock clk –min 0.5 datain

# Falling clock edge constraint
set_input_delay –clock clk –max [expr 6 / 2 – 0.5] datain \
set_input_delay –clock clk –min 0.5 datain -clock_fall –add_delay