65nm至14nm FinFET制程认证

重点：

· 认证确保精确性方面不受影响，并包含用于65纳米至14纳米FinFET制程的物理验证签收的先进技术

· 双方共同的客户可通过它与Cadence Virtuoso及Encounter平台的无缝集成进行版图设计和验证版图

21ic讯 Cadence设计系统公司今日宣布Cadence® Physical Verification System (PVS)通过了GLOBALFOUNDRIES的认证，可用于65纳米至14纳米FinFET制程技术的定制/模拟、数字和混合信号设计物理签收。该认证明确了Cadence PVS物理验证规则文件，可以用于Cadence Virtuoso® Integrated Physical Verification System、Cadence Encounter® Digital Implementation System及全芯片签收。经过认证的Cadence PVS规则文件，对客户充分利用Cadence模拟和数字流程中在线的物理验证，和完成全芯片物理签收都是非常重要的。客户可以访问GLOBALFOUNDRIES客户门户www.global-foundryview.com获取PVS规则文件。

“当领先的设计厂商转向这些更小的几何尺寸后，他们寻求能跟上他们不断变化需求的工具，”GLOBALFOUNDRIES设计解决方案设计方法学总监Richard Trihy博士表示，“明确了Cadence的Physical Verification System能对65纳米至14纳米技术节点的支持以后，我们共同客户就能够获益于Virtuoso和Encounter流程的设计过程中在线的物理验证方法。”

双方共同客户现能采用PVS作为标准，通过与Cadence Virtuoso定制IC设计平台和Encounter Digital Implementation System的完美集成进行在线的设计签收，然后进行全芯片签收。设计过程中在线的PVS检查让客户能在Virtuoso或Encounter平台及时发现错误、提供修正指导原则、增量式地核对修正、并防止引入新的错误。Virtuoso Integrated Physical Verification System将PVS签收技术集成至Virtuoso Layout Suite设计环境并验证设计，就像它是以交互式的“实时”模式中绘制的一样。与传统流程相比，Encounter Digital Implementation System中时序感知的PVS增量式金属填充可大幅缩短签收ECO(工程变更)的完成时间。经过认证的PVS物理签收确保设计符合复杂规则并满足所要求的芯片功能，同时又不失精确性。

“由于制造中不断扩大的光刻设备和物理尺寸的差距，物理签收的规则不断地以指数速度发展。通过我们与GLOBALFOUNDRIES及双方客户的密切合作，我们不断推出满足当今最为先进的几何尺寸复杂设计需求的设计和签收技术，”Cadence数字与签收集团高级副总裁Anirudh Devgan博士表示。“通过我们面向物理签收的PVS规则文件的认证，我们的客户能获益于在Cadence设计平台中集成的在线物理验证技术，以实现最快tapeout时间。”