基于初学Verilog者。。数据选择器参考程序

数据选择器参考程序:
module example4(z,a,b,c,d,s1,s2,);
input  s1,s2;
input  a,b,c,d;
output  z;
reg z;
always   @(s1 or s2)
begin
    case({s1,s2})
      2'b00: z=a;
      2'b01: z=b;
      2'b10: z=c;
      2'b11: z=d;
endcase
end
endmodule