verilog 怎么实现循环嵌套

for (j=1;j<8;j++)

{
    for(i=1;i<8;i++)

{
     a[i][j]=b[i][j]+c[i][j]}

}

}

a b c 是赋了初值的数组    ，这个怎么用verilog表示 请高手指点下 谢谢！

直接用这个不行吗？