将射频和混合信号IP集成到SoC所面临的挑战 (二)

将射频和混合信号IP集成到SoC所面临的挑战 (二)
  
当将RF-AMS IP集成到SoC时，设计工程师必须面对多重仿真域、底层规划、IP封装等多个挑战。本文将讨论RF-AMS IP设计中的几个主要问题，并介绍相关的工艺设计工具包、相关设计以及计算机辅助设计(CAD)。

图3给出了用于设计大规模系统级芯片中模拟模块的高级CAD方法。它显示了两个CAD流程：一个是用于系统级芯片设计(左图)，所有地方都需要模拟知识；第二个流程(右图)代表具有许多复杂元件的RF-AMS IP 设计，比如混合信号仿真以及处理精确的内部互联的寄生参数提取，包括传输线建模等。先对RF-AMS IP进行设计，然后返回到系统级芯片设计流程中。图中的需要注意一些地方为：该图揭示了对广泛的混合信号AHDL仿真的需求，在使用FastSpice 仿真器对IP区仿真集成后，需要进行进一步的仿真。像Verilog-AMS和VHDL-AMS这样的标准被嵌入进来，这一点对于研制新的混合信号仿真引擎至关重要。



底层规划， 有时称为物理设计布局，当设计基于模块的定制集成电路和系统级芯片设计时，它是自动完成的。不过，对于RF-AMS IP的集成而言，它迫切要求模拟约束条件在系统中得到实现。进一步说，从SoC设计的CAD框架到RF-AMS IP设计的CAD框架，这些约束条件都必须能够通过?D?D反之亦然。

一旦RF-AMS IP设计完成后，就需要进行封装，以为集成到更大的设计中产生一定的概观/抽象。(图3列出了这些常见的流程。)IP封装是整个设计流程中一项非常重要的工作，因为它将RF-AMS IP设计阶段跨越到系统级芯片集成阶段。

寄生噪声

模拟电路有许多这样的节点，这些节点处的性能对其前面各级的噪声具有高度敏感性。例如，图2中的功率放大器的性能将会受到DAC量化噪声的影响。图4中展示了设计工程师需要考虑的电阻-电感-电容寄生参数的高度抽象图。对于RF-AMS和数字设计，寄生噪声可以被归并为以下几类：







互连串扰通常来自受干扰网与一个或多个干扰侵入网之间的电容耦合。不过在前沿的客户定制设计中，电感耦合也开始出现。由于非理想的走线比例，随着每一个过程的产生，内部互连串扰性能将变得更严重。

随着每个新进程的增加，为了保持其阻值可控，导线变得相对更窄和更厚。这样，导线的耦合电容与总电容的比值将随之增加。尽管通过用铜代替铝来减小该性能的变坏，但随着进程的连续增加，我们还必须认真处理这一问题。

现在设计的发展趋势是，在降低电源电压的同时增加设计尺寸和功率，这样将导致芯片上出现电源栅绝缘电阻值的下降和地网的散射。这一点非常重要，因为阻抗升高从而造成的电压降(IR drop)和地网散射噪声裕量将随着电源电压的降低而降低。目前，无论是IR drop还是电迁移，芯片设计工程师都已发现由于电源栅问题引起的芯片失效。由于这些都与芯片上元件的数量以及这些元件安装的方式有关，并且是全球性的问题，所以目前在许多设计流程中正在加入电源栅分析。

在从小型RF设计到大型嵌入式存储器设计的许多电路中，都出现了基底耦合。问题的关键在于基底中有流动的交流电流。这些电流通常由高速数字开关器件产生。经常出现这些问题的设计包括嵌入式数据转换器或者大型ASIC中的存储器。

无论是模拟和数字IP设计，用于超高速网格的互连电感模型也是个重要问题。这可以通过将其充实到RLC互连参数提取引擎或传输线模型中来实现。虽然参数提取支持更大容量，但无法达到传输线模型可实现的高精度。