定点运算参数 IP核

描述

这个项目开始，以建立固定点（ Q格式）的Verilog运算模块。

什么是创造了一个参数化（指定大小（ N）和小数位数（ Q） ）的实施，使配置为不同的项目简单。

此实现使用了以下数据结构：

|符号（ 0 + / 1 - ） |整数|小数位|
| ____ 1 bit___ | _N -Q - 1 bits_ | _____ Q bits____ |

创建了以下模块：
- 二进制补码
- 加（组合）
- 乘法（组合使用标准*操作符）
赛区（时钟，标准二进制除法）

每个模块都伴随可是TestFixture ，每个已经过测试，最少的功能

注：司可是TestFixture （ qdiv_tf.v ）包含2个任务真正的Verilog和定点陈述（包括检查数过大，代表和精度损失）之间进行转换。

SVN文件

在SVN的源文件已经被分成三组：

- SRC ：包含了Verilog源文件{ qadd.v ， qmult.v ， qdiv.v ， qtwosComp.v } 。这些都是参数化模块的Verilog实现定点运算

- testfixtures ：包含三个testfixtures每个算术运算（加，多个，格） 。这些testfixtures显示的数据是如何被输入到数据结构与现实生活（中如何在自己的项目中实现用户给予理解） 。

- 实现：实现在一个Q23/32bit方案中的算术运算包含的样本'顶'模块

定点运算参数 IP核