莱迪思发布改进了综合和功耗优化的CPLD设计工具

　莱迪思半导体公司今日发布了ispLEVER® Classic设计工具套件1.4版。ispLEVER Classic设计软件已经升级，添加了带有HDL Analyst功能集的Synopsys Synplify Pro，以及改进的ispMACH® 4000ZE CPLD Fitter，具有更好的功耗优化功能。

　　Synplify Pro HDL Analyst为设计师们提供了快速直观地实现高阶寄存器传输级(RTL)Verilog或VHDL的方法。设计师可以在图和源代码之间进行交叉查询，以确保其使用的编码方式对目标CPLD器件来说是最高效的。例如：有限状态机(Finite State Machines，FSM)是CPLD设计中常见的功能。FSM由HDL Analyst自动提取并以气泡图方式显示，带有状态变化箭头和一张状态编码表。

早改进了。。。