ModelSim仿真时为什么激励信号那块输出信号只能定义为wire类型的

IPO · 发表于 2010-11-26 18:56:25

IPO · 发表于 2010-11-26 18:56:37

你想啊，wire是连线，他肯定是要接寄存器嘛，输出就是一个寄存器啊

IPO · 发表于 2010-11-26 18:57:01

变成reg的话就是寄存器对寄存器了是吧
我就一直没搞懂reg 和wire的区别

IPO · 发表于 2010-11-26 18:57:15

如果你把out定义成reg的话，那他就没法跟输出相连了吧

IPO · 发表于 2010-11-26 18:58:00

那quartus中怎么可以将输出定义成reg类型呢

IPO · 发表于 2010-11-26 18:59:28

我还想问下，我破解的ModelSim6.0只能对已经存在的文件打开后进行仿真，而直接在工程里新建的文件就仿真不了，你们的也是这样吗

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