madi_receiver - madi接受器

描述

这是一个接收器，用于多通道音频数字接口（ MADI ） ，也被称为AES- 10 。这种类型fibreoptical或电连接的是用在专业音频其中一个较大数目的数字音频信道的已被传送。

MADI的链接速度是125Mbit / s，而使用的数据传输速率可以达到100 Mbit /秒。两者之间的探源是通过使用一个链接编码方案的说明。使用的编码方案被称为4B5B ，果然一个4位半字节到5位符号。数据是NRZI编码为一个几乎无DC链路。

这种设计的时钟是synchonous ，一个25MHz时钟信号必须以接收数据流提供。用于同步的，独特的2个符号的位模式被使用时，可以从未发生在数据的有效载荷。的有效载荷速度和数据速率之间的额外带宽填充该位模式： 11000 10001或符号“JK”的4B5B 。

所有的这似乎非常类似于一个100Mbps的以太网连接。因此，一个以太网PHY用于接收MADI数据流。该PHY必须能够输出codegroups代替4位的半字节。一个很好的例子是Cirrus Logic的CS8952 -CQZ 。在MADI发展的第一阶段， AMD的TAXIchip变送器ANS接收器被用来建立链接。如今， TAXIchips已经过时，几乎不可能得到，更遑论将其用于生产。赛普拉斯理应有一些收发器还支持TAXIchip协议。

的MADI协议支持56或64个信道的48/44.1/32KHz数字音频，或在双采样时钟数的一半。为了更好地实现更高的采样率，两个或更多个通道可以组合为连续样本。

本设计采用的字时钟输出MADI ，和字时钟和比特时钟输入ADAT 。因此，该设计需要一个外部PLL块，其中有一个48kHz的输入并乘以256得到一个比特时钟。看一看在Cirrus Logic的CS2100为例。这样的PLL必须为了工作在设计外部提供。如果您尝试化妆的软件时钟乘法器， ADAT信号将有太多的抖动。内部PLL在Cyclone不是设计使用48kHz的信号输入（频率过低） 。

这种设计是现在的FPGA验证，因为我已经开发了一个原型板实现此目的。连接到一个RME MADI HDSPe声卡，这个原型板接受8个ADAT输入，并将其转换为一个MADI信号，并将其转换一个MADI蒸汽进入8个ADAT输出。
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