SoC验证走出实验室良机已到

SoC验证超越了常规逻辑仿真，但用于加速SoC验证的广泛应用的三种备选方法不但面临可靠性问题，而且难以进行权衡。而且，最重要的问题还在于硬件加速访问权限、时机及其稳定性。

当前，通常采用的三种硬件方法分别是FPGA原型验证、采用验证IP进行的加速仿真以及内电路仿真（ICE）。这些方法虽适用于某些情况，但对于那些面对不断更新的多处理器、多协议且偏重于软件的SoC验证团队来说，则存在明显不足。

FPGA原型验证适用于那些运行于不再进行更新的已有硬件上的软件，但却不适用于仍在进行大规模升级的硬件。其原因在于设计流程不同步：硬件完成后，软件团队方可使用FPGA开发板，而且一旦出现问题，重新编译耗时动辄数以天计，绝非几个小时便可完成。此外，试图将有数百万个门电路的SoC分解到几个FPGA上无异于自讨苦吃。因此，尽管FPGA原型验证看起来成本低廉，但对于仍在进行硬件调试的SoC来说，这一过程耗时漫长且充满风险。这也正是在仿真市场的年增长速度高达20%的同时，这一市场却波澜不兴的原因。

加速仿真 — 采用深测试序列、代码覆盖、基于断言的验证、错误处理、协议检查等方法 — 适用于需对新开发的无漏洞ASIC或基础IP进行验证的硬件开发人员。但是，在对由软件驱动且多个现有硬件模块须同时工作的SoC进行验证时，则需要一种整个软件团队均可使用的验证方法。嵌入式处理器经测试后方可加载软件。

直至2012年，内电路仿真（ICE）仍是进行软硬件协同验证的唯一方法，且在原型硬件可用前，需经常对硬件进行更改。ICE适用于规模相对较小的项目团队，团队成员集中于一处，对实验室享有个人完全控制权，设计所含硬件目标接口数量有限。但由于需对运行于与实验室内仿真器相连接的外部硬件上的目标外设或主机进行建模，因此在适应性、可靠性以及ROI等方面存在严重缺陷。

线缆以及外部硬件设备不但提高了复杂度，带来了可靠性隐患，而且限定了仿真方式，因此实验室的设置成为瓶颈环节。在进行内电路仿真时，属于不同项目组的多个远程软硬件工程师团队同时进行仿真的唯一方法是，在多个仿真器上运行同一项目设置。这样做不但成本高昂、能耗极大，而且不易于管理。

幸运的是，目前已有第四种方法可用，即利用“虚拟实验室”仿真环境。虚拟实验室更适用于成员领域各异、挑战错综复杂，且面临相同的SoC开发难题的大型团队。
由于虚拟仿真实验室具有可以向所有软件工程师提供灵活仿真器、免去了由于布置线缆而造成的杂乱无章、不会因如RAID般的多个内电路仿真装置同时运行而造成高能耗等优点，因此为满足SoC设计团队对虚拟仿真实验室的需求，这一新方法应运而生。很显然，该解决方案需进行多次软件验证过程。