这样简单的东西也编译不过，真想去死了算了！！！

这么简单的2选1选择器，居然编译不过去，搞了两天，真想去死了算了,如下：
module sele1of2(a,b,out,sele);
input a,b,sele;
output out;
case(sele)
  0ut=a;
  1ut=b;
endcase
endmodule
编译提示verilog HDL syntax ereor: case<-;

module sele1of2(a,b,out,sele);
input a,b,sele;
output out;
case(sele)
  0ut=a;
  1ut=b;
endcase
endmodule
郁闷，我发帖子居然out变成了大写，还加了头像

module sele1of2(a,b,out,sele);
input a,b,sele;
output out;
case(sele)
  0ut=a;
  1ut=b;
endcase
endmodule

头像的地方是0：out=a;1ut=b;

头像的地方是“：o”,被论坛替代了，郁闷呀

always语句呢？？？ out应该声明为reg类型吧？？？

语法就不对啊。应该是这样写。
module sele1of2(a,b,out,sele);
input a,b,sele;
output out;

reg out;

always @(sele)
begin
    case(sele)
    begin
    'b0ut<=a;
    'b1ut<=b;
    endcase
end

endmodule

你再试试，应该没问题。

谢谢wangxia6112大侠指导，编译通过了，
always外不能用case语句吗？
还有好像if语句也不行，为什么呢？
还有组合逻辑也要定义reg型变量吗？

并行处理过程 如何编译在外面的语句？

我觉得你看看verilog教程就应该明白了，很多都是语法规则的问题。我也只是懂一点点而已。互相切磋了。