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用vcs怎么混合编译systemverilog，vhdl和c

qq894362330 发表于 2010-12-21 11:11:47 | 显示全部楼层 |阅读模式

systemverilog实例化了vhdl中的一个模块，并使用dpi调用了c中的一个函数。
用vcs怎么编译生成可执行程序，急求，在线等！

VCS, VHDL, 编译

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