Xilinx推出ISE 6.1i版软件

　赛灵思公司（Xilinx）今天宣布推出高性能可编程逻辑软件：Xilinx集成软件环境（ISE）6.1i版。结合赛灵思公司的Virtex-IIProFPGA，新版软件套件提供了低成本的设计解决方案，与最接近的竞争产品相比性能快31%，逻辑利用率高15%。因此，与其它高密度FPGA相比，赛灵思客户可享有高达60%的价格优势。

　　此外，通过新的自动局部时钟布线功能，ISE6.1i版支持设计人员方便地创建工作在2

00MHz以上的高速存储器接口。同时新版软件还新提供对RedHatLinux的固有支持，以及高速设计能力和易于使用的布局规划和管脚管理增强特性。这些新特性结合起来极大地缩短了客户的总体设计周期时间和设计成本。

　　ISE6.1i版提供了独特的高速设计能力，如新的时序约束。例如，新的时钟抖动约束允许用户指定真正的数据有效窗口，而新增的个别封装引脚即时报告功能则为源同步设计提供了更为准确的布局和布线结果。设计人员利用Virtex-II和Virtex-IIProFPGA进行设计时可以使用96个局部高速时钟，这些时钟的布线可保证时钟畸变保持在200 MHzSDR、DDR和QDRRAM接口所要求的范围内。ISE 6.1i还包括了针对主动时序收敛（ProActiveTimingClosure）的用于逻辑布局的增强映射功能，支持基于物理位置做出映射决定-从而可比ISE5.2i额外获得快13%的时钟速度和高23%的利用率。同时，对于按钮式设计流程，ISE6.1i比ISE5.2i提供了16%的性能提高。

　　ISE6.1i在易用性方面设立了业界标准，其新特性和增强功能解决了传统设计瓶颈，可加快设计和验证过程。例如，项目浏览器（ProjectNavigator，先进的基于设计流程的项目管理器）支持Synplicity和Xilinx综合工具用户在同一项目中混合使用VHDL和VerilogHDL源代码，从而允许设计人员利用遗留的IP和HDL设计资源来获得尽可能好的结果。用户还可连接和启动Xilinx嵌入式设计套件（EDK）XPS项目管理器，并可使用新的自动网络更新（AutomaticWebUpdate）功能。自动网络更新功能监视软件更新并通知用户，如果用户选择更新，则可下载所需要的文件，从而保证用户的ISE配置是最新的。

　　PACE（管脚和区块约束编辑器）提供了方便的图形化管脚布局和管理，新版软件中其功能大大增强并且还包括了对新的CPLD器件的支持。PACE现在还支持在实际编写HDL代码设计前输入管脚定义的功能，从而不必等待设计完成就可进行PCB布局。PACE还支持CSV（逗号分割值）双向文件传输，因此可更好地实现与PCB布局设计工具的集成。

　　新版软件现在支持多个HDL和SDF文件来匹配设计的原始层次结构，这一能力支持在时序仿真过程中更方便地进行调试。

　　ISE 6.1i支持所有领先的赛灵思产品系列，包括该公司的Virtex-IIPro系列FPGA、Spartan-3系列FPGA和和CoolRunner-IICPLD。ISE软件包的所有版本都支持Windows 2000和Windows XP操作系统，而ISEFoundation、ISEAlliance和ISE BaseX还支持Linux RedHat 7.3和8.0版。ISEFoundation 和 ISEAlliance 还支持Solaris。ISEWebPACK6.1i版将于2003年9月中旬提供免费下载。ISE还提供免费、时间有限制及全功能的评估版本。

Xilinx推出ISE 6.1i版软件