集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
查看: 2825|回复: 0

ISE+synplify流程中约束问题

[复制链接]
vvt 发表于 2011-1-4 06:19:04 | 显示全部楼层 |阅读模式
ISE+synplify流程中约束问题
用synplify进行综合,然后用ISE进行P&R,但是发现synplify综合后,布局布线提示UCF文件中约束的信号找不到而报错,大概是被synplify改名或是优化掉了,但是这个信号很重要,要添加约束的,这个不知道该怎么处理
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2024-12-24 23:59 , Processed in 0.057908 second(s), 23 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表