网络加解密系统系统硬件图及完整源代码

本作品以AES-128/192/256算法的相似性为基础，设计一个AES加/解密IP核，在32位的Microblaze软核下，并配合相应的软件完成网络传输数据的加密与解密功能，实现可根据具体应用资源数与安全系数需求而灵活配置以达到最佳性能的动态可配置加/解密系统。AES从设备作为系统的协处理器专门负责完成数据的加解密操作，通过总线从存储器中取出数据，然后将计算结果返回给存储器，网络控制器负责网络数据与缓冲区数据的传输，再利用32位Microblaze处理器和FPGA完成外围电路，使之和处理器集中在一块芯片上减小了系统的体积，简化了系统的规模，在一定意义上实现了片上系统。具有硬件结构简单、运行速度快、安全性高、实用价值高等优势，可被广泛应用于网路信息安全领域。



本作品中的AES加/解密IP核提供3种长度的密钥可以根据资源多少以及安全系数需求的具体情况灵活选择。并针对总线接口规范，设计了相应接口及其地址空间的映射，使该IP核能够方便的作为系统自定义组件使用。通过32位Microblaze处理器的调度，该系统可以处理任意长度的数据，可灵活的应用于各种数据加密。同时该设计以精简硬件结构为目标，与传统的以吞吐率为目标的流水线模式AES加/解密系统相比，具有消耗硬件资源小，性价比突出的优点。并利用FPGA的片上存储模块加快读写速度，在S盒的设计上采用可重构技术，使整个设计具有了更高的安全性、可靠性与灵活性。