Verilog HDL 建模技巧 低级建模 仿顺序操作 思路篇 完 - 总结+PDF+源码

总


结：

实际上“低级建模”不是一个完美的东西，它本身就存在很多缺陷，如：建模量很大等...
除此之外，“低级建模”在“时序”上还是很弱，如VGA的驱动程式，它真的有点力不从心（理论上是这样，我没有更多的时间测试其他程式了）。

正如我在书语上所说的，它是针对新手提出的“一种建模”思路。主要是针对“仿顺序操作”的执行概念，其余的还有“编程风格”，“建模模块”等在设计思路上的扩展。

这一本笔记消耗我很大的时间，实际上要我写得很用心，笔记本身也修改过很多次，我不是埋怨自己的伟大，我只想要表达：我对入门或者初学Verilog HDL语言，多多少少都有一定的心得，我想帮助跟多新手们，告诉他们 " Verilog HDL " 建模，看是很麻烦，实际上是非常有趣的 ......

在网络上虽然有很多关于Verilog HDL的参考书，正如单片机的参考书一样，但是关于“思路”方面的参考书，真的很少 ... 再者网络上的“论文”，都是用来“毕业”的，其他的如“毕设资料”，“工程资料”，“项目资料”，它们不会鸟不鸟新手们看懂不懂，新手们看了都会蛋疼，我也是初学者过，我知道这样的感觉真的不好受 ....

“低级建模”到底有没有效，好不好用？经过许多试验的结论，我给出的答案是 5 成而已 ...
其余的5成便是“低级建模”的不足之处 , 我没有实际的工作试验，回答不出任何好答案，这也是我只写一本“思路篇”的原因 ...

我希望读者们可以在这短短的30几页中，领悟出“低级建模”的构思，然后可以自由的用在自己的学业上，项目上，设计上，那么那是我最好的安慰了。

最后我还有一个拜托 ：

那些有好心人，如下载了笔记的完整版（PDF+源码），希望可以到各大FPGA/CPLD 相关的论坛发一份“转帖”，好让更多人享用到这本笔记，也让更多新手体验Verilog HDL建模的乐趣 ... 我真的很感谢您！

http://i.imagehost.org/download/0905/Verilog_HDL_PDF_Code

领悟出“低级建模”的构思