集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
查看: 1049|回复: 0

Virtex-5中动态DCM的设计方法

[复制链接]
zhiweiqiang33 发表于 2014-8-22 10:15:23 | 显示全部楼层 |阅读模式
在许多电路设计中,会涉及到可变时钟的问题。比如:一个FPGA和A/D采集芯片组成的采集卡,要求A/D采样时钟可变,FPGA对采样数据进行处理,为保证数据的准确率,首先要对A/D输出的采样时钟进行锁定。

在使用Virtex-5时,简单DCM就无法达到要求,采用动态DC2M就可以解决该问题。另外,在时钟受到干扰的情况下,简单DCM一旦失锁,就无法正常工作,而动态DCM则有能力自回归。

1 DCM的工作原理

在Virtex-5中,DCM进行升级组合,形成了CMT(Clock Management Technology,时钟管理技术)模块。CMT模块提供了非常灵活的、高性能的时钟,改善了时钟稳定性。每一个CMT模块包含2个 DCM(Digital ClockManager,数字时钟管理器)和1个PLL(Phase-LockedLoop,锁相环),这里主要讨论的是DCM的应用。DCM的原型分为DCM_BASE、DCM_PS和DCM_ADV三种,功能依次增强。DCM_BASE只具有基本的时钟矫正、频率综合功能;DCM_PS增加了相位偏移功能;DCM_ADV又增加了动态重配置功能。DCM_ADV的引脚图如图1所示。

您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2024-12-24 09:09 , Processed in 0.058953 second(s), 23 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表