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verilog代码翻译到VHDL的过程中遇到些语法问题

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CPLD 发表于 2011-2-22 09:48:53 | 显示全部楼层 |阅读模式
本人在做Spartan 3e的dsp实验，但是在verilog代码翻译到VHDL的过程中遇到些语法问题，不知道谁可以帮我指点一下，作为答谢我会给他基于Spartan 3e的DSP全套的verilog代码，谢谢
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