选择VHDL还是Verilog

选择VHDL还是Verilog
      HDL？这是一个初学者最常见的问题。其实两种语言的差别并不大，它们的描述能力也类似。掌握其中一种语言以后，可以通过短期的学习，较快的学会另外一种语言。选择何种语言主要还是看周围的人群的使用习惯，这样便于日后的学习和交流。当然，如果是集成电路(ASIC)设计人员，则必须首先掌握Verilog
      HDL,因为在IC设计领域，90%以上的公司都是采用Verilog HDL进行IC设计的。对于FPGA/CPLD设计者而言，两种语言可以自由选择。
        学习HDL语言的时候有以下几点提示
      1．了解HDL的可综合性问题。HDL有两种用途：系统仿真和硬件实现。如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。但如果我们的程序是用于硬件实现，那么我们就必须保证程序的可综合（程序的功能可以用硬件电路实现）。我们应该牢记一点：所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。
      2．用硬件电路设计的思想来编写HDL。学好HDL的关键是充分理解HDL语句和硬件电路的关系。编写HDL，就是在描述一个电路，不能用纯软件的设计思路来编写硬件描述语言。
      3．语法掌握贵在精，不在多。30%的基本HDL语句就可以完成95%以上的电路设计，很多生僻的语句并不能被所有的综合软件所支持，程序移植或者更换平台的时，容易产生兼容性问题，也不利于他人阅读和修改。
      4．HDL语言与原理图输入法的关系。HDL和传统原理图输入法的关系就好比高级语言与汇编语言的关系。HDL语言可移植性好，使用方便，但效率不如原理图；原理图输入的可控性好、效率高、比较直观，但设计大规模CPLD/FPGA时显得繁琐，移植性差，在真正CPLD/FPGA设计中，通常建议采用原理图和HDL相结合的方法来设计。

verilog语言是基于C语言演变而来 易学易懂