verilog 里的initial语句可以综合不？高手解救

shao_dongliang · 发表于 2011-12-20 14:08:48

当然不可以了，稍微看看书就知道不能综合了。。

zombes · 发表于 2011-12-21 16:43:25

呵呵，我的怎么可以综合？大家可以试一下啊

zombes · 发表于 2011-12-21 23:18:04

贴上代码，很古老的了，是实现一个时钟，在7段数码管上显示的，其中的Tree表是用的initial模块写的，（后来我知道定义成parameter格式或者写到rst下，此为后话..），你们综合下，看quartus报错不...

复制代码

zombes · 发表于 2011-12-23 00:00:48

我又来了，今天截了几个图，请大家瞅瞅~~

我的initial被综合成sync_ram，大家不妨试试

zombes · 发表于 2011-12-23 00:01:05

代码是clock的代码

白开水的噩梦 · 发表于 2011-12-26 14:16:17

测试用的飘过

wzichen · 发表于 2012-3-5 22:49:45

用于编写TESTBENCH

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