testbench简单分析

`timescale 1ns/1ns

module led_tb;

        reg clk;
        reg rst_n;
        reg key;
       
        wire led;

        initial begin
                rst_n = 1'b0;
                clk = 1'b1;
                key = 1'b1;
                # 100
                rst_n = 1'b1;
               
                # 30
                key = 1'b0;
                # 500
                key = 1'b1;
                # 2000
                $stop;
        end
       
        always #10 clk = ~clk;
       
        led led_dut (.clk(clk), .rst_n(rst_n), .key(key), .led(led));


endmodule

1、时标
2、名称
3、端口（产生信号的寄存器、或者需要查看的输出）
4、产生信号
5、产生时钟
6、模块例化


、、、、、、、、、、、、、、、、、、、、、、奋斗的小孩

这个和逻辑分析仪是一个东西吗？

谢谢楼主分享~~~~~~~~~~~~

testbench和逻辑分析仪不是一个东西，这个是模拟仿真的吧

感谢楼主分享

testbench简单分析 [

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