基于FPGA抗高冲击机载雷达回波存储系统设计

摘  要： 机载多普勒雷达回波正交两路信号数据量大，传输速率高。机载环境复杂并且如果发生空难，存储设备跌落将经受高冲击作用，壳体极易变形使内部电路损坏，导致所记录数据丢失。传统总线式控制数据记录仪存储容量小，传输速率慢，无法承受跌落冲击。针对这些问题，设计了基于硬件控制的双通道雷达回波存储系统，可以存储两路共128 GB数据，存储速率可达160 MB/s，并提出合理的机械结构设计，进行两级缓冲防护。实验结果表明，系统在高冲击恶劣环境下数据可以有效回读。

    关键词： 雷达回波；高速大容量；FPGA；抗冲击

    中图分类号： TN952

    文献标识码： A

    DOI：10.16157/j.issn.0258-7998.2016.04.022


    中文引用格式： 范国浩，张艳兵，李新娥. 基于FPGA抗高冲击机载雷达回波存储系统设计[J].电子技术应用，2016，42(4)：78-80，84.

    英文引用格式： Fan Guohao，Zhang Yanbing，Li Xine. Design of airborne radar echo storage system with high impact resistance based on FPGA[J].Application of Electronic Technique，2016，42(4)：78-80，84.

0 引言

    机载脉冲多普勒雷达是应用多普勒效应并以频谱分离技术抑制各类背景杂波的脉冲雷达，具有提高预警、对付低空突防目标和攻击地面目标的能力[1]。多普勒雷达以一定频率发射高频能量矩形脉冲波，每次发射为同频连续的若干相干脉冲波串，各次发射的频率有所差别且时间间隔大约为100 μs~300 μs。机载雷达回波存储设备需要对大量的正交两路回波数据进行高速采集，同时完成数据的可靠存储以待飞机反航后进行数据回读与分析。传统的雷达回波多路数据记录仪大多采用控制总线来实现各路数据的实时记录，这种方式具有操作方便、灵活性强、易于实现等优点[2]。但是机载环境复杂，传统的总线控制型数据记录设备的稳定性与可靠性不高，存储容量小，传输速率低。并且如果发生空难，存储设备跌落将经受高冲击、高温等恶劣环境，数据的有效回读很难实现，设备的可靠性大大降低。针对此，本文提出一种基于FPGA的抗高冲击雷达回波存储系统。

1 系统总体方案设计

    随着雷达成像技术向高分辨率方向发展，对雷达回波存储设备在容量与速度方面都提出了更高的要求。本文所设计的存储系统接收多普勒雷达数字信号处理机处理后的I、Q两路正交加密信号，每一路的传输速率最大可达160 MB/s，单路存储容量不少于60 GB。系统设计采用模块化思想，主要分为以下几大部分：信号调理模块、FPGA逻辑控制单元、Flash存储阵列、读数模块等。

    具体工作过程为：系统上电后各模块初始化，处理机输出的回波信号经过信号调理模块被送入A/D转换电路与捕捉触发电路，A/D部分输出14位并行LVDS信号，隔离后在FPGA控制下经FIFO缓存至Flash存储阵列中。记录完成后通过读数模块可以进行数据回读，以便在上位机中对数据进行分析处理。

2 系统主要模块设计

2.1 信号调理模块

    该模块的作用是对信号进行初步处理，包括增益调整、隔离、阻抗匹配、滤波等，使得信号满足进入后续电路的要求。



    雷达整个发射周期内的信号量是巨大的，ck4-t3.gif一分钟即可产生约3 GB的数据量。而在整个周期中信号的占空比却是很小的，所以系统只需要存储有回波信号段内的信号。回波捕捉电路提供了存储开始的触发信号。根据多普勒雷达回波信号的特点，在捕捉电路中设计了三级检测机制，以实现有效信号的准确捕捉，如图3所示。目标回波的脉冲宽度是0.2 μs~0.5 μs，而噪声脉冲通常是瞬时的、随机的[4]。所以通过过零检测所设门限的可能是噪声脉冲，下一级的脉宽检测则有效避免了误触发。在第三级检测中考虑到两路正交信号是同时到达的，满足此条件才会产生触发信号。同时，在FIFO中预留一段空间可存放N个采样值，FIFO中的数据是实时更新的，始终保持最新的N个回波数据。当触发信号来临时，有效的回波数据才会经FIFO缓存进入Flash中，而触发前的那一部分信号也被很好地保留下来。

2.2 FPGA控制模块

    考虑设计要求等实际情况，FPGA主控芯片采用的是CycloneIII系列EP3C16F256CN。该芯片有着丰富的片内资源，采用BAG封装形式，具有LVDS差分接口。设计时可在QusrtusII中直接调用IP核altlvde_rx(RLVDS)来与ADS6142的LVDS接口相连。此IP核具有在外部时钟的控制下完成多路并行数据的同步接收、串并转换和数据缓冲的能力[2]。该主控芯片可以很好地完成LVDS信号的传输。同时，为确保存储系统的高可靠性，ECC校验也是NAND Flash所必须的，该功能在FPGA中通过调用IP核实现。

2.3 存储模块

    存储部分选用的是三星公司的第二代NAND Flash芯片K9GBG08U0A，内部有2个2 GB的芯片叠加，总容量为4 GB。具有存储容量大、数据掉电不易丢失的特点[3]。其读写擦等控制均由FPGA完成。

    为满足每路数据存储容量不少于60 GB的设计要求，在每一路中都采用16片存储芯片组成的存储阵列。每4片组成一组进行字扩充，每4组进行位扩充。形成位宽32 bit、总容量128 GB的存储阵列，实现大容量数据存储的目的。

    针对Flash存入速率较慢、传输速率无法达到要求的情况，本文在位扩展的同时，采取流水线操作的技巧来使数据的存储速率成倍提高。流水线方式主要是利用芯片自主编程时间向下一级存储单元写入数据，形成流水式的数据传输[2]。先加载前一级存储单元的地址和数据，数据加载完毕之后，这一级进入自动编程阶段[2]。这一级的编程时间与下一级地址、数据加载时间是重合的，如此便可省去每一级编程等待时间。各级如此反复操作形成流水式操作模式。每一组可实现的数据存储速率为40 MB/s，每一路中4组同时进行可视为并行32位数据传输，速率可达40×4=160 MB/s，实现高速数据传输的目的。

2.4 读数模块

    本系统采用由LabVIEW所设计的上位机软件，通过USB3.0接口发送读数与擦除等命令。Flash的读写擦都有自己固定的时序，读数阶段也采用流水式方法从存储阵列中读出数据。读数时产生的ECC校验码会与存数时产生的校验码通过异或比较，比较的结果判断所存数据是否需要纠错。

3 系统抗冲击分析

    本系统的工作环境恶劣，飞机上的强振动以及发生坠落后瞬间伴随着的强大冲击力，这些都有可能对内部的电路板造成破坏。本文对机械壳体与填充进行合理的设计，采取两级保护，以确保系统在高压力、高冲击环境下内部电路可以正常工作。最后，对所设计的壳体在ANSYS13.0中进行抗冲击试验仿真。

3.1 防护结构设计

    本系统共有三块电路板：1号信号调理板、2号Flash存储版、3号FPGA控制板。其中2号板作为数据的存储部分最为重要。设备在遭受强冲击受损后，只要2号板是完整的便可正常回读数据。所以将2号板置于核心位置。


    壳体设计为圆柱体，因其在相同材料下比其他形状壳体强度更高。圆柱壳体360°对称，而立方体每条棱和棱角处易出现应力集中，使壳体变形或损坏[6]。综合考虑各种缓冲材料的弹性模量、伸长率与强度，选用高强度合金钢作为机械外壳，泡沫铝作为内层防护，外层用橡胶填充，内层采用环氧树脂进行灌封。

    高强度合金钢经特殊热处理达到适当硬度，硬度过低会导致壳体变形，硬度过高使材料脆性增加，结构易碎裂。环氧树脂固化成型后，具有硬度高、绝缘、耐腐蚀、耐老化、耐冷热冲击等特性[5]。泡沫铝是一种可通过改变密度调节弹性模量且各向同性的金属材料，具有较高的抗弯刚度和冲击波吸收能力[6]。选用的这些缓冲材料都有较大的弹性模量，在高冲作用下首先通过自身变形吸收一大部分能量。在缓冲作用下，冲击力幅值变小、脉宽变宽，将损坏程度降至最低，提高壳体的耐抗性。

3.2 仿真与分析

    材料模型与仿真参数选取的好坏会直接影响仿真效果。在查阅各类文献的基础上，选取了仿真所用的材料模型以及材料密度、杨氏模量、泊松比等相关参数。



    在仿真中，做出如下假设[6]：

    (1)壳体各部分均匀连续，整个结构视为刚体，不计边界效应，无初始应力。

    (2)冲击力方向单一，不计重力。

    (3)冲击过程视为绝热过程。

    采用网格曲线，划分方式为AutoMesh法，此种网格划分方法对规则性立方体的受力分析具有比较高的精度。沿圆柱面法向方向施加峰值大小为50 000 g、脉宽为2.3 μs的瞬时作用力。仿真分析得出形变图如图6所示。由仿真形变图得知中心位置2号板在冲击峰值处所受冲击载荷经缓冲可降至3%以下，屈服应力处于内层防护可承受范围。



4 实验结果与分析

    图7为实验中一组Flash的时序仿真图。fosc_j为时钟信号，8位片选信号ce按流水线控制方式依次被拉低，使并行8位数据存储至Flash阵列中。



    使用信号发生器对整个存储系统进行验证，输入一路方波信号，使系统上电、触发，存储完成后，对已灌封好且已存储好数据的设备进行马歇特锤模拟跌落实验，施加峰值为50 000 g，脉宽为30 μs的加速度信号。经模拟跌落实验后的壳体破损，但内部电路板完好，取出2号存储板通过读数接口进行数据回读。



5 结论

    本文设计了基于硬件控制的抗高冲击机载雷达回波存储系统，并对主要模块进行了详细分析。系统以FPGA为主控单元，并提出合理的机械结构设计。软件时序仿真与冲击实验表明：基于流水线的控制逻辑使存储速率可达160 MB/s，存储阵列的设计使存储容量高达128 GB，且在承受50 000 g冲击加速度下，内部电路不损坏，数据可有效回读，实现了抗高冲击高速大容量存储系统的设计。

参考文献

[1] 韩放.脉冲多普勒雷达信号处理仿真研究[D].哈尔滨：哈尔滨工程大学，2007.

[2] 任敏.基于FPGA的双通道机载数据存储系统设计[D].太原：中北大学，2015.

[3] 张文栋.存储测试系统的设计理论及其应用[M].北京：高等教育出版社，2002.

[4] 李延松，张蕴玉，胡修林，等.雷达高度表回波捕获技术研究[J].华中理工大学学报，1999(5)：33-35.

[5] 刘建伟，裴东兴，尤文斌，等.回收式固态弹载记录仪抗高冲击设计[J].传感技术学报，2012(8)：1045-1048.

[6] 靳书云，靳鸿，张艳兵，等.弹载加速度数据记录仪抗高冲击设计[J].传感技术学报，2014(4)：463-466.

[7] Liu Xiangyang，Zhou Zhengguang，Liao Guisheng，et al.Method for channel equalization based on echo data in airborn radar[J].Acta Electronica Sinica，2009，37(3)：658-663.

基于FPGA抗高冲击机载雷达回波存储系统设计

基于FPGA抗高冲击机载雷达回波存储系统设计