FPGA初级课程第十四讲 PLL

                  

IP核管理界面p5。

点击Next。

IP核管理界面p6。

点击Next。

IP核管理界面p7。

点击Next。

IP核管理界面p8。

调整倍频系数和分频系数，使输出时钟c0为25 MHz。点击Next。

IP核管理界面p9。

选中use this clock项，以此激活输出时钟c1，调整倍频系数和分频系数，使输出时钟c1为100 MHz。
点击上方第4项EDA，以此跳过输出时钟c2~c4的设置p10~p12。

IP核管理界面p13。

点击Next。

IP核管理界面p14。

选中最后两行my_pll_inst.v和my_pll_bb.v。
点击Finish，完成IP核管理界面的设置，总计14个设置页面。

这时检查工程导航一栏，发现Files一项中已经自动生成对应的IP核文件my_pll.qip。
打开下一级的my_pll.v，可以看到其封装代码。

打开已经生成的my_pll_inst.v文件。
my_pll        my_pll_inst (
        .areset ( areset_sig ),
        .inclk0 ( inclk0_sig ),
        .c0 ( c0_sig ),
        .c1 ( c1_sig ),
        .locked ( locked_sig )
        );