FPGA初级课程第十四讲 PLL

将my_pll_inst.v代码拷贝粘贴到pll.v模块中，修改信号名。
module pll (clk, rst_n, clk_25M, clk_100M, locked);

        input clk, rst_n;
       
        output clk_25M, clk_100M;
        output locked;
       
        my_pll        my_pll_inst (
                .areset ( ~rst_n ),
                .inclk0 ( clk ),
                .c0 ( clk_25M ),
                .c1 ( clk_100M ),
                .locked ( locked )
                );

endmodule

新建仿真模块Testbench。

新建pll_tb.v模块，编写代码如下。
`timescale 1ns/1ps

module pll_tb;

        reg clk, rst_n;
       
        wire clk_25M, clk_100M;
        wire locked;

        pll dut (.clk(clk), .rst_n(rst_n), .clk_25M(clk_25M), .clk_100M(clk_100M), .locked(locked));
       
        initial
                begin
                        clk = 1;
                        rst_n = 0;
                        #200.1
                        rst_n = 1;
                       
                        #1000 $stop;
                end
       
        always #10 clk = ~clk;

endmodule

仿真运行结果

设置好仿真之后，可以看到仿真结果。
25 MHz时钟和100 MHz时钟均正常输出。

查看RTL视图——altpll

好了，今天的课程就讲到这里。
通过今天的课程，我们学习了PLL（锁相环）的基本概念，然后实际演示一下应用PLL（锁相环）IP核来进行锁相环逻辑电路的建模与仿真，并通过仿真查看效果。
希望大家掌握PLL（锁相环）的基本概念，并熟练运用Verilog语言调用对应的IP核编写相关逻辑。
更复杂的知识和技巧我们将逐步通过后面的课程展现给大家。

课程到此结束，谢谢大家的关注！

已经学习

锁相环方面的值得学习

                楼主厉害，

                      感谢楼主分享

有沒有altpll_reconfig 教學程序~~~想使用動態重配置的方法