跟李凡老师学FPGA之D02：EDA建模、HDL描述语言（20160424课堂笔记）

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        由于它是门级原语，所以说我们看不到它的层次。
        如果是直接建模的，我们就可以看到它的层次关系。
        好，然后呢，我们写它的验证。
        新建verilog，另存为mux2_structure_tb.v。
        从mux2_dataflow_tb.v拷贝后修改。
        设置仿真。

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        运行仿真。
        S为低电平，短周期的a信号。
        s为高电平，长周期的b信号。
        它跟数据流建模、行为建模输出的结果完全相同，但是呢，不同之处，是描述方式的不同。

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        描述的方式，我们做一个总结。
        数据流的描述方式，我们说它居于其中嘛，在很大的意义上，它是描述了what to do，但是它确实是有how to do的成分，以后我们再解释。
        然后，就行为而言的话，只描述了做什么，只描述了它的外在的行为，behaviour，从字面上解释，外在的行为。
        它的内部是如何实现的，完全交给综合器。
        然后呢，对于设计者而言，结构化是要做的，你不仅要描述做什么，你还用你的方式来解决了如何去实现的，我们是用门级原语来实现的。
        这里呢，我们再举一个例子。我们现在举的是二选一多路器，是一个组合逻辑的例子。
        然后呢，我们再举一个时序逻辑的例子，也是对数字电路的一个复习。
        所谓组合逻辑，CL，combination logic，它是指输出仅仅是输入的函数，输入和输出之间可能会有一段时间的延迟，在时间轴上会引出一个右移的固定的延迟。
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        而时序逻辑是时间的函数，它的输出不仅与输入有关，还与时间的状态有关。
        所以说呢，时序逻辑是有记忆的系统。
        这个是对数字电路的一个复习，组合逻辑是无记忆系统，而时序逻辑是有记忆的。
        如何来记住之前发生了什么呢，跟时间相关的关系呢？
        数字电路告诉我们，双稳态，它有个稳态的电路。
        双稳态是如何实现的呢？
        这个是对数字电路的一个复习。
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        双稳态电路可以用与非门，或者或非门来实现，我们来回忆一下。
        用或非门构成的双稳态电路，最基础的一个部件，是RS的锁存器，数字电路是怎么说的，我们来回忆一下，它是两个交叉耦合的或非门。
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        所谓交叉耦合，就是其中的输入端是互相交叉的，得到输出端的信号q，这边呢，就是它的反相q_n的输出。
        然后呢，对应的输入信号，是R和S。
        S呢，是set。
        R呢，是reset。
        设置和清除。
        这个设计在电路里面，是称为RS锁存器。

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        锁存器是一个双稳态电路。
        我们来看看它是如何工作的。
        也是做个复习，画出真值表。
        我们先讨论01的情况。

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        这个时候，S为真值的时候，输出q为1，q_n为0。
        由于这是一个完全对称的电路，所以说不必来仔细分析10是什么，一定是相反的，全部是对称的电路，输出一定是01。
        问题是这个设置和reset信号撤走了以后，输入端撤销了原先的输入信号以后，这个电路能不能记住以前的状态呢？

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        我们知道双稳态它能够记住。
        我们再来看它是如何记住的。
        如果输入都变成了00，会发生什么？
        可以看到，这个时候在交叉耦合状态下，得到保持。

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        因为是对称的电路，原来的这个输出10状态得到保持，反之如果是输出01状态，也得到保持。
        所以说在输入00的情况下，这个电路是保持的，是Hold。
        输入11这个状态我们现在不讨论，是禁止的状态。
        问题是在00这个状态下面，输入已经撤销了原来的设置，而双稳态能够记忆以前发生了什么，它具有记忆功能。
        这种记忆的功能，我们说是一个稳态。
        所谓稳态，表现在什么样一个特点上面呢？

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        就是当输入都是0的情况下，那么输出端有轻微的抖动，导致1向0的方向变化，0向1的方向变化，这个时候呢都会导致迅速地回到原来的状态。
        剑桥大学对这件事情有一个描述，就是用一个球，在山谷下面的一个球来描述，在凹槽里面的一个球。
        这个球如果在重力的作用下，它是自然的下垂的。
        如果有轻微的震动，这个球或者往左，或者向右，做一些移动的情况之下，如果这个槽仍然存在，球并没有跳出这个槽，那么这个球会怎么样呢？
        在重力的作用之下，它一定会导致它回到原来的状态。
        我们知道，这个球无论往左移动，往右移动，轻微的移动，重力作用都会导致它回到原来的状态。
        这个双稳态也符合这种特性，就是轻微的抖动，让它回到原来的状态。
        除非这个触发的能量足够的大，大到什么程度呢？

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        大到它跳出这个槽，回到另外一个槽。
        从一个状态翻转到另外一个状态，这是双稳态电路的一个特征。
        一会我们还会说到，现代时序分析，亚稳态，就是基于此，从一个稳态翻转到另外一个稳态，这是正常的翻转。
        如果从一个稳态翻转到另外一个稳态的能量不够，这个球将会在中间徘徊，在凹槽之间徘徊，这就导致了非0非1的亚稳态。
        亚稳态我们稍后在同步电路时序课程里面讨论。
        就这个结构，我们用结构化的方式来实现，这显然是描述了电路嘛，我们想办法描述它是如何实现的。
        是用或非门来实现的，显然这是结构化，这是描述了电路what to do和how to do。
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        我们先把这件事情做完，上午时间不够，下午会接着做。
        最终我们会用行为来叙述，用行为只叙述它的表象，就是说，在什么样的情况之下做，这个时候引入了verilog，或者说，VHDL我们稍后了，verilog特殊的一种描述。
        你用这种方式描述，EDA就按这种方式理解。
        现在呢，我们先把这段代码做了。
        对这个结构，我为它做实例名，U1、U2，分配实例名。
        新建，当前的工程先关掉，新建工程，仍然走新工程向导。
        这次呢，我们做上一个锁存器和寄存器，我们讨论时序逻辑，创建，器件。
        仿真。
        语言。
        我们都是这么设置的。

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        做好准备，我们新建一个verilog，另存为，定位到当前工程的根目录下面。
        这次呢，我们做黑板上所说的，RS的锁存器。
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        显然我们要做RS锁存器，在层次这棵树上，就必须把它置为顶层，为它建模。
        就像黑板上绘制的它的端口，有R端口、S端口、q端口、q_n的端口，输入的是R、S，输出是q、q_n。
        我们也用门级原语来做，用或非门的门级原语，nor。