跟李凡老师学FPGA之D02：EDA建模、HDL描述语言（20160424课堂笔记）

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        Ctrl-S、Ctrl-K。
        做设置。
        Nativelink的设置。

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        查看RTL仿真结果。

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        检查四种情况都是对的，证明了半加器的正确性。
        为全加器的正确性，提供了它的必要的条件。
        然后呢，我们再来验证全加器。
        新建Verilog，另存为adder_full_tb.v文件。
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        写时标，写dut，例化，接线的部分称之为mapping，映射。

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        写激励。
        总共有八种情况。

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        做仿真设置。

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        查看仿真结果。

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        八种结果都正确，这就证明了全加器的正确性。全加器的正确性为rca_4的正确性提供了必要条件。
休息
       
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        刚才我们验证了半加器，验证了全加器。
        全加器的正确性为rca_4的正确性提供了必要条件，但是不是充分条件。
        充分条件还必须要写rca_4的验证。
        rca_4的验证稍微有些麻烦。
        我们来看看怎么写。
        以后验证里面，我们会涉及到黑盒白盒理论，这个里面我们就直接做一种特殊的处理方法。
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        新建verilog，另存为rca_4_tb.v文件。
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        这个时候激励怎么写呢？
        我们知道写全加器的验证的时候，有三个输入端，三个bit的输入，2的3次方，有8种情况。
        现在写rca_4，a、b各有4个bit，加起来是8个。
        2的8次方，256，我们还写256行吗？
        这太累了啊。
        以后我们还要写更多，如果是rca_16呢，2个16加起来是32，就更多了。
        我们就不能用这种方式来写了。
        不能一行一行写了。
        在这我们引入一种黑盒白盒的方法，先定义一个整型，32位的一个整型。
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        #10后面a=i; b=i; 在黑盒白盒里面称为等价覆盖。
        C_in=0；然后我们下一拍让c_in=1；我们看到这个序列下面，a、b逐步增加，c_in从0变为1这么一个过程。
        这是一个顺序的过程。
        下面呢，我们写一个停机。

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        做仿真设置。
        现在有三个了，都可以用。
        我们来看rca_4，我们来验证它。