FPGA与静态功耗

FPGA与静态功耗

虽然静态电流与动态电流相比可以忽略不计，然而对电池供电的手持设备就显得十分重要，在设备通电而不工作时更是如此。静态电流的因素众多，包括处于没有完全关断或接通的状态下的I/O以及内部晶体管的工作电流、内部连线的电阻、输入与三态电驱动器的上拉或下拉电阻。在易失性技术中，保持编程信息也需一定的静态功率。抗熔断是一种非易失性技术，因此信息存储不消耗静态电流。

功耗的方法

·驱动输入应有充分的电压电平，因而所有晶体管都是完全通导或关闭的。

·由于I/O线上的上拉或下拉电阻要消耗一定的电流，因此尽量避免使用这些电阻。

·少用驱动电阻或双极晶体管，这些器件需维持一个恒定电流，从而增加了静态电流。

·将时钟引脚按参数表推荐条件连接至低电平。悬空的时钟输入会大大增加静态电流。

·在将设计划分为多个器件时，减少器件间I/O的使用。

eX器件LP方式引脚的使用

Actel的EX系列设计了特殊的低功率“休眠”模式。在该引脚驱动至高电平800ns后，器件进入极低功率待机模式，待机电流小于100μA。在低功率模式下，所有I/O（除时钟输入外）都处于三态，而内核全部断电。由于内核被断电，触发器中存储的信息会丢失，在进入工作模式（在引脚驱动至低平200ms后）时，用户需再次对器件初始化。同样，用户也应关闭所有通过CLKA、CLKB以及HCLK输入的时钟。然而这些时钟并不处于三态，时钟就可进入器件，从而增加功耗，因此在低功率模式下，时钟输入必须处于逻辑0或逻辑1。

有时用户很难阻止时钟进入器件。在此场合，用户可使用与CLKA或CLKA相邻的正常输入引脚并在设计中加进CLKINT。这样，时钟将通过靠近时钟引脚的正常输入进入器件，再通过CLKINT向器件提供时钟资源。

采用这种输入电路后，由于常规I/O是三态的，因此用户不必担心时钟进入器件。当然，增加一级门电路会产生0.6ns的较大时钟延时，幸好这在多数低功率设计中是可以接受的。注意应将与CLKINT缓冲器相关的CLKA或CLKB引脚接地。

此外还要注意，CLKINT只可用作连线时钟，HCLK并不具备将内部走线网连接到HCLK的能力，因而HCLK资源不能被常规输入驱动。换句话说，如果使用LP引脚就不能使用HCLK；使用HCLK时就应在外部截断时钟信号。

FPGA与静态功耗

FPGA与静态功耗

FPGA与静态功耗