fpga为什么要进行时序约束

小舍YZ · 发表于 2017-3-29 11:29:22

fpga为什么要进行时序约束

fpga为什么要进行时序约束，比如一个约束时钟是100M，有可能120M也能运行，为什么约束成100M？

小舍YZ · 发表于 2017-3-29 11:31:12

为了保证时序电路设计能够正常工作，就必要定义时钟（最低工作频率是为了Setup Checking）

小舍YZ · 发表于 2017-3-29 11:31:33

如果100M的约束可以满足系统的运行要求，就没有必要设定更高的约束，这样只会增加布线和布局的难度，可能对其他逻辑产生不好的影响。

fpga_feixiang · 发表于 2017-3-29 12:48:48

主要做时序分析

大鹏 · 发表于 2017-3-29 16:53:55

为了保证时序电路设计能够正常工作

星坠天际 · 发表于 2017-3-29 21:58:46

时序分析

小舍YZ · 发表于 2017-4-4 15:08:50

zxopenljx · 发表于 2020-8-6 17:07:14

fpga为什么要进行时序约束

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