跟李凡老师学FPGA本地接口设计：LIP基础（20170502课堂笔记）

1720
        （同学分享）。
        写代码。
        声明locked信号。
        Always。
        这个时候，跟内核逻辑对齐的是读时钟rdclk。
  

1721
        （同学分享）。
        写代码。
        异步复位是正逻辑，global_reset。

1722
        （同学分享）。
        写代码。
        R0清零，r1清零，r2清零。
        还有软复位清零。
  

1723
        （同学分享）。
        写代码。
        Locked，r1捕获r0，r2捕获r1，软复位捕获r2。
        这样就把locked延迟了。
        我们以前做过嘛，CPU也做过。
        我们同学还问为什么要这么做，我们得到答案了。

1724
        （同学分享）。
        写代码。
        然后去装配。
        先装配锁相环。
        C0是什么？
        看一下设计。
        C0是做200M的，读时钟。
        C1是写时钟。
  

1725
        （同学分享）。
        写代码。
        装配FIFO。
        Indata。
        读时钟。
        Q是fdata。

1726
        （同学分享）。
        写代码。
        装配状态机。

1727
        （同学分享）。
        写代码。
        装配RAM。
        Ctrl+S、Ctrl+K。
        然后进状态机。
        其它的都是IP核生成的嘛。
        对照状态转移图。

1728
        （同学分享）。
        写代码。
        Count是9位，8:0。
        要准备状态，4个状态。
        1:0。
        Localparam。

1729
        （同学分享）。
        写代码。
        现在开始写了。