跟李凡老师学FPGA扩频通信D01：串行通信基础（20170418课堂笔记）

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        输出要和clk2对齐。

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        Clk为低电平的时候，等待clk高电平的时候。
        Clk为高电平的时候，同时in为高的时候，out=1。
        然后out=0，先高后低。

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        其实还有一个条件，就是输入为低电平，可以保持住，保持为0。
        可以把!clk条件去掉，完全是相对的条件。

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        下午我们会用代码来做。
        我们先休息十分钟。

（休息）

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        归零这段代码我们做一下。

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        新建工程文件夹rz_encoder。
        做个编码器。
        归零我就不做解码器了。
        后面做串行通信的练习，也是很伤脑的一个事情。
        我们稍微慢一点。

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        新工程向导。
  

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        新建rz_encoder.v文件。

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        两个状态。
        把clk看成是信号，驱动是clk2。
        输出清零。
  

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        写S0。
        用if else来写相悖的条件。
        Clk不作时钟用，作信号用。