跟李凡老师学FPGA扩频通信D01：串行通信基础（20170418课堂笔记）

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        发送器的内部，和接收器的内部，它们不必要串行，它们可以并行。
        在发送前，将并行数据转化成串行数据，称之为串化器。
        对接收器而言，把串行数据组装成并行数据的过程，称之为并化器。
        串化器和并化器是现代高速通信的核心，或者说IP、专利。
        缩写为SERDES，串行收发器。

0920
        现代的通信，可以做到好几个G。
        我们现在内核的逻辑，在cyclone IV下面可以到400、500、600M。
        但是它高速通信的时候，可以到1个G以上，2、3个G。
        这种程度怎么实现的呢？
        内核逻辑能够跑到500M、600M，就是通过这个SERDES，跑到1个G以上。
        串行收发器，这是专用电路。

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        我们给大家解释串行通信的基本规律。
        第一，在串行通道上，必然有串化器、并化器。
        第二，如果是一个并行的数据，没有问题。
        我们是通过物理的位置来组织。
        哪个比特高，哪个比特低。
        可是这是一个串行的。
        一个串行的过程在信道上，一定是一个比特连着一个比特。

串行通信的基本规律。
        第一，在串行通道上，必然有串化器、并化器。
        第二，如果是一个并行的数据，没有问题。
        通过物理的位置来组织。
        哪个比特高，哪个比特低。
        可是这是一个串行的。
        一个串行的过程在信道上，一定是一个比特连着一个比特。
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跟李凡老师学FPGA扩频通信D01：串行通信基础（20170418课堂笔记）

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        并转串和串转并的时候，都有这个问题。
        现在我们要把B0、B1、B2、B3，转成串行。

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        如果我们是做LSB，是B0首发，低位首发。
        在信道上出现的是一连串的比特。

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        依次是D0、D1、D-1，按顺序发过来的。
        串行通信就必然会有这个问题。
        如果我们看一些手册，大量的IP核，它的一些篇幅都是用于对齐的。

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        单位时间在指定时刻只有一个比特被加载。
        看起来就像一个冰糖葫芦串。

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        我们要知道比特的边界。
        还有一个更严峻的问题。