跟李凡老师学FPGA扩频通信D02：串行通信设计（20170419课堂笔记）

0942
        （同学分享）。
        1.2顶层架构。
        它有line_out。
        有data_in。
        有写请求。
        还有full。

0943
        （同学分享）。
        1.2顶层架构。
        一个接收器，一个发送器。
        这个里面就需要2个时钟。

0944
        （同学分享）。
        1.2顶层架构。
        这是发送器，然后做接收器。

0945
        （同学分享）。
        1.2顶层架构。
        做接收器。
        Line_in。
        然后奇偶校验的检查。

0946
        （同学分享）。
        1.2顶层架构。
        它是接收器嘛，当然有data_out，有读请求，有读用量。

谢谢分享。。。。。。。。。。。。。。。。。。

0947
        （同学分享）。1.2顶层架构。

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        （同学分享）。
        1.2顶层架构。
        它同样也需要两个时钟、一个复位。
        接收器、发送器都有了。
        还要有两个时钟的生成，还有复位的生成。
        这是内部信号。
        生成一个锁相环。

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        （同学分享）。
        1.2顶层架构。
        在下面放一个锁相环。

0950
        （同学分享）。
        1.2顶层架构。
        我们虽然慢一点，我们觉得还是值得的。
        因为很快我们同学就要到工作岗位上去，如果到了今天我们还不知道如何精确地做一个设计，那岂不是失败了吗？
        它出的是clk2，clk不在这出。