跟李凡老师学FPGA扩频通信D02：串行通信设计（20170419课堂笔记）

1008
        （同学分享）。
        编写comm_transceiver_zx1702.v代码。
        定义中间信号。
        Clk和rst_n准备用行为来写。

跟李凡老师学FPGA扩频通信D02：串行通信设计（20170419课堂笔记）

1009
        （同学分享）。
        定义实例名。

1010
        （同学分享）。
        编写comm_transceiver_zx1702.v代码。
        写代码的时候，完全按设计来。

1011
        （同学分享）。
        编写comm_transceiver_zx1702.v代码。

1012
        （同学分享）。
        编写comm_transceiver_zx1702.v代码。
        那两个隐模随后来写。
        先把显模接上。
        全局复位要取反，它是一个正逻辑。
  

1013
        （同学分享）。
        编写comm_transceiver_zx1702.v代码。
        然后呢，我们有两个隐模CDI和CDE。
        首先写CDI。

1014
        （同学分享）。
        编写comm_transceiver_zx1702.v代码。
        你看46行，应该是clk2。
        取反就行了，这就是二分频嘛。

1015
        （同学分享）。
        编写comm_transceiver_zx1702.v代码。
        无论是面积还是速度，都比锁相环要好。
        然后我们再来写一个。
        仍然是clk2。
        Locked信号是一个锁相环输出的一个稳定信号。
        当锁相环稳定了之后，locked就会变成真值。
        然后呢，我们用它做复位的时候呢，当它为低电平的时候，是负逻辑的真复位，可是这个时候没有时钟。
        当它变成高电平的时候，是有时钟的。
        但是如果我们要写一个同步复位，必须在复位为真的时候，必须有时钟。
        用locked做的时候，是有复位无时钟，有时钟无复位。

Locked信号是一个锁相环输出的一个稳定信号。
        当锁相环稳定了之后，locked就会变成真值。
        然后呢，我们用它做复位的时候呢，当它为低电平的时候，是负逻辑的真复位，可是这个时候没有时钟。
        当它变成高电平的时候，是有时钟的。
        但是如果我们要写一个同步复位，必须在复位为真的时候，必须有时钟。
        用locked做的时候，是有复位无时钟，有时钟无复位。
谢谢分享 。。。。。。。。。。。。