跟李凡老师学FPGA扩频通信D02：串行通信设计（20170419课堂笔记）

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        （同学分享）。
        编写comm_transceiver_zx1702.v代码。
        于是，要对它进行延迟。
        上面去声明几个延迟信号，有三到四个就够了。
        Reg，r0到r2。
        这个呢，要接全局复位。
        异步复位，同步置位。
  

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        （同学分享）。
        编写comm_transceiver_zx1702.v代码。
        做延迟。
        R0捕获locked，r1捕获r0，r2捕获r1，复位捕获r2。
        这段写法很经典。
        无论是Altera还是Xilinx，都必须锁相环的locked做复位，都必须做延迟。
        理论上做一拍就够了，现在我们四拍下来。

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        （同学分享）。
        编写comm_transceiver_zx1702.v代码。
        Ctrl+S、Ctrl+K。
        好，顶层就做完了，我们看一下层次。
        层次也在。
        行了。
        你打包发给我。
        休息十分钟。
        第二组准备来做发送器，第三组做接收器。

（休息）

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        （同学分享）。
        把文件夹复制下来，把v10改成v11。
        打开设计报告。

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        （同学分享）。
        修改更新日志。
        二、发送器设计。
  

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        （同学分享）。
        二、发送器设计。
        2.1 顶层设计。
        从1.2中贴过来。

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        （同学分享）。
        二、发送器设计。
        2.2架构设计。
        我们学了那么多FSMD，为什么不用它呢？
        状态机作为控制器用，然后我们会要求有FIFO，有异或单元，有做奇偶校验的模块，还有曼彻斯特编码器，还有串化器。

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        （同学分享）。
        二、发送器设计。
        2.2架构设计。

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        （同学分享）。
        二、发送器设计。
        2.2架构设计。