跟李凡老师学FPGA之D100：FPGA 100天总结（20170520课堂笔记）

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        我们在学SDRAM课程的时候，我们就说到，中国现在在投巨资在研发这个。
        因为以往都是美国人、日本人，日本有一个时期，后来也退出了。
        韩国人，主要是韩国的三星，现在甚至是比美光的份额还要高。
        这个市场领域里面，体现了一个后摩尔周期，后摩尔周期的时候，三星为什么还能取得优势呢？
        后摩尔周期，集成电路18个月翻一番已经走到极限了，再往后面怎么走呢？
        集成3D，原来是平面技术，现在是集成3D技术，所以说所有的半导体的平面工艺全部要推翻，从头来。
        所以说那个投资非常大，武汉硅谷的那个长江存储，准备全部来上这个集成3D的技术。

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        那么之后当然会有这个AI，人工智能，这一切都跟我们的硬件、EDA有关，当我们来参加至芯的这个课程的时候，我们主要是冲着verilog，VHDL，当然也可能会有夏老师的影响。
        但更多的应该是这个世界，将会有一个转折。
        所以说，我们的同学在100天之前选择了至芯，选择了EDA这条道路，我们认为是正确的。
        它代表了这个世界的未来，代表了这个世界的转折点。
        我们知道，一个集成电路的提升，摩尔周期，它不是影响了方方面面，不是影响了农业、工业、国防，它是所有的面都受影响。
        是对一个人类整个文明进程的一个重要的里程碑。

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        再往后面，大家知道，摩尔周期到了头以后，摩尔周期，后摩尔周期，给大家展示的是另外一个天地。
        我们不说后摩尔周期走到头，像Intel收购Altera以后，怎么怎么样？
        这个世界是不是就到此结束了。
        不会的，我们看到更大的平台搭建出来了，更宽广的道路出现了。
        AI人工智能，虚拟现实，等等。
        那么我们这100天学习，学了哪些内容？
        在语言方面，我们学了verilog。
        VHDL呢，限于时间的关系，介绍的并不多。

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        其实两种语言都有它的特点。
        我们已经说过，VHDL是官方体系，是米德，Intel的戈登摩尔的挚友。
        米德，在七十年代的世界设计自动化会议上提出来的一揽子的解决方案。
        所以说他那个思想是很严谨的。
        像verilog我们学到现在，刚上初级班的时候，我们就说过，verilog有多少个怪，有说四大怪，有说八大怪。
        因为如果我们做过其它的语言，包括像VHDL，包括我们写过C语言，写过Java，写过BASIC。
        我们就知道，我们写过的任何的语言里面，Verilog是独特的，它是一朵奇葩。
        它有些特点是别的没有的。
        因为verilog是一个民间体系，它是Moorby在用C语言，就是VHDL体系出现之前，EDA体系出现之前，Moorby他本身就是一个工程师。

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        就像在座的各位一样，他的学术地位并不高，但是他是用C语言来写EDA的。
        就是在EDA的正式的系统的思想出现之前，已经有大量的工程师用C、C++语言来写EDA了。
        Moorby是其中的一员，Moorby当时他的想法就是，仅仅用C、C++来写远不够。
        他就想在C++平台上，当时是成为一个类嘛。
        C++里面的一个classes，一个类，这个类就是现在我们这个verilog的基础，那么Moorby呢，就把他的工作提升到要做成一个公司，要进行商业化的角度。
        于是呢，他就创建了一个团队，Gateway这个团队。
        在这个团队的基础上，他发布了他的verilog。
        米德做的是VHDL。

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        这两者之间或多或少总有些关系，因为米德走的是严谨的学术体系，但Moorby的verilog走的完全是商业化的体系。
        它商业化，它要占领市场，但米德他不用担心，因为美国政府支持他，美国军方支持他，所以说他是皇帝的女儿不愁嫁。
        这两者原本是有差异的，原本有着天壤之别，一个天上，一个地下。
        一个是取自于民间，从地上长起来的，一个是从天上掉下来的，按理说区别是很大。
        所以说以至于在70年代，一直到2000年这个期间，全世界的高校的教材，比较侧重的，也可以说几乎都是一边倒，全部都是VHDL。
        所以说我们讲为什么夏老师功不可没呢？

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        因为VHDL米德的体系出现以后，北大、清华包括北航，全部都引进的是米德体系的内容。
        前几年，北航那边我们开学术会议的时候，还说到这个事，夏老师当时从清华引进来的VHDL的一大堆资料，结果问谁，谁都不知道。
        所以说这时候，全世界都看好VHDL的，看好verilog的人并不多。
        这个时候，我们夏老师慧眼识中了verilog，第一个把verilog翻译过来的，夏老师那本书，大家看到了，至今还是有非常重要的影响力。
        可是上帝眷顾verilog。我们讲为什么上帝眷顾verilog呢？
        因为它是有生命力的。它的生命力在于什么？
        它是商业化的行为，它必须要市场接受，不像VHDL，VHDL是皇帝的女儿不愁嫁，它用不着修改自己，它没有修改自己的动力。
        它没有把自己做到完善、做到方便的理由。

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        因为它是军方用的嘛，我只要科学严谨就行了。
        但是Moorby不同，Moorby的verilog必须要市场接受，如果市场不接受，它就倒闭了。
        不可能的，所以说他一定要让市场接受。
        其间我们也讲过这个故事，就是这个时候Moorby他遇见了困境，就是他创建Gateway这家公司以后，这个时候他的业绩很差嘛。
        因为大家都用VHDL，很少人用他的Verilog，Verilog的这个团队呢也是仓促之中组织起来的。
        所以说Verilog的语法体系上面有很多很仓促的东西，当初看来是很可笑的错误，但是现在却反转了。
        我们讲上帝眷顾他，上帝眷顾Moorby，上帝眷顾Verilog。
        我们同学有没有总结一下，这个Verilog里面有哪些怪现象？
        任何一个语言都没有。
        我们以前说过，那个分号，任何一种语言都是打在一个结构的末尾。

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        唯独Verilog，有的时候打在上面，有的时候打在下面。
        是不是？
        有的时候在第一行就要打，下面反而不打，这个是Verilog一大怪。
        没有任何一种语言是这样的。
        还有呢，就是维度的定义，记不记得？
        任何一种语言，维度的定义都是放在变量名之后，是不是？
        Verilog怎么样？
        它要放在变量名之前，前面也可以放，后面也可以放。
        还有什么特别的地方呢？
        大家说。
        有没有想到？
        Verilog有什么特别，不同于其它语言的特点？
        比方说那个我们说的可综合性，可综合性里面的reg，Moorby的团队在声明这个reg的时候，主要是为了他的方便。

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        他那个团队是仓促组建的，必须要很快地完成任务，推到市场上去。
        所以说呢，他要实现他编译的效率，他就要求设计者事先把reg声明出来。
        就是那个寄存器，register，声明出来。
        声明出来这个register是不是能不能被综合呢？
        要跟综合器的理论要挂钩，这个不用管。
        所以说它这个里面这有这个缺陷。
        就是当你声明成一个小镜子的时候，并不一定会综合成reg。
        所以说这个reg，它的名字叫做register，有的时候是，有的时候不是。
        Moorby的团队，当初的想法就是，如果你是用行为写的，那就一定要把它声明成一个reg。
        也就最终综合器里面会有这个reg。
        但是最后的综合理论并不支持这一点。
        这就留下了一个一大怪。
        就是那个reg，要自己猜，你写成reg也对，没有写成reg也对。
        但是现在我们知道，行为语句时一定要写成reg的。