集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
查看: 2379|回复: 2

如何编写高效的测试平台

[复制链接]
4798345 发表于 2017-6-5 09:46:56 | 显示全部楼层 |阅读模式
由于设计规模和复杂性的增加,数字设计的验证已经变得愈发困难重重,且耗时耗力。为应对这一挑战,验证工程师们需要借助几种工具和方法。对于数百万门电路的大型设计,设计师通常使用一套常规验证工具。但是,对于较小型的设计,设计工程师通常发现HDL仿真器配合测试平台的方法会有最佳表现。因此,测试平台已经成为验证高级语言设计的标准方法。一般而言,测试平台承担以下任务:
• 将被检设计(DUT)实例化
• 通过将测试向量应用到模型来仿真这个DUT
• 将结果输出到一个终端或波形窗口中进行视觉检查
• 可以选择将实际结果与预期结果进行对比
通常,设计师使用作为行业标准的VHDL语言或Verilog 硬件描述语言编写测试平台。测试平台调用功能设计,并对其仿真。复杂的测试平台还执行附加功能——例如,它们包含确定针对设计的合适的设计仿真的逻辑,或是比较实际结果与预期结果的逻辑。

测试平台为工程师提供了一个可移植可升级的验证流程。使用混合语言仿真器,设计师可以自由使用他们的HDL语言来验证设计,不论这些设计是用VHDL还是用Verilog编写的。对于搭建使用简单结构且所需源代码最少的测试平台,高级行为语言提供了更多便利。
大鹏 发表于 2018-8-17 20:56:48 | 显示全部楼层
对于较小型的设计,设计工程师通常发现HDL仿真器配合测试平台的方法会有最佳表现
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2024-12-24 00:06 , Processed in 0.060225 second(s), 19 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表