FPGA名师讲堂之 至芯科技带你领略FPGA（2017.6.20李凡老师）课程回顾

摩尔周期讨论的是什么？
        是集成度翻番。
        使得在一片器件上，实现晶体管的数量会增加，使得集成电路的功能急剧地增加。

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        但是米德他说，如果这是一段HDL语言，是一段描述性的语言，他说那不是执行，是描述。
        我是要描述一个电路，这个电路有两个端口，一个在左边，一个在右边，左边的端口是输入，右边的端口是输出。
        输入和输出相差1，有一个加一的过程。
        我要描述这段电路，强调的是描述的概念。
        正是基于这种经典的米德体系的描述，在经典的米德体系下面呢，系统地提出了数据流、行为和结构化建模的概念。
        这些都深刻地影响到今天。
        米德体系这个思想体系，也非常深刻地影响到早期的那些学术团体，那些大学，那些研究机构，把VHDL作为一个经典的体系来引用。

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        以至于我们现在讨论到有些世界上非常著名的企业，也要对准VHDL。
        因为它的体系很严谨，又是学者提出来的，又有学术基础的理论铺垫，并且得到了政府的支持，这一系列造就了VHDL在2000年之前，成为世界的主流，成为EDA的主流。
        但是，一件事情发生了逆转。
        其中的一个逆转，我们就不能不说到Cadence，或者说Cadence所收购的GDA。
        我们说到80年代中期，到IEEE发布的这个VHDL，米德体系正式发布之前，这个时候世界上已经有很多工程师，想到了用计算机辅助设计的方法，来实现那些在电子领域里面数字电子设计的被动的低效率的方法替代。

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        其中有很多的工程师用C、C++来写。
        在写C++的这个团队里面，有一个普通的工程师，就是菲尔莫比。
        菲尔莫比在他的这个团队里面，当初他在写这段C++的时候呢，他就萌生了一种想法。
        也就是说进行EDA的人机交互，硬件设计师的思想要被计算机理解，这种人机交互必须要有一种单独的语言。
        而不能仅仅依靠C++，由此呢他在原本的C++基础上创建了一个团队，称之为GDA这个团队，这个公司。

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        想用它来发展一种新的语言体系，并把这种新的语言体系命名为Verilog。
        但是，莫比的Verilog发展的过程中，当然有它的一些技术上的讨论。
        我们也看到，莫比它是一个民间企业，他急于想要占据市场，他的Verilog并不被世人看好。
        从70年代中期到VHDL诞生的这个阶段，虽然莫比一直在努力做这件事情，在推广他的Verilog，但是世界上并没有多少人认识到他这种语言。

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        这个时候，Verilog第一它的名气不是特别大，第二大家都关注于一个经典的米德体系。
        菲尔莫比这个时候呢，采用了一种方式，因为他没有政府的支持，他必须想办法挽救Verilog和他的公司。
        这个方法就是互联网，就是OVI，Open Verilog International。
        在OVI的平台上，当初很多工程师正是通过OVI这个平台认识到，世界上居然还有这样一种语言。
        它虽然不严谨，比方说，像Verilog的分号。
        我们知道，任何一种语言体系，分号都是打在结构的末尾，Verilog有的时候打在上面，有的时候打在下面，不规范。
        Verilog的这些不规范之处，被称之为四大怪、八大怪等等。

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        由于Verilog是一家民间的公司，它很灵活，它的编译器非常的聪明，能够做一种非常自由灵活的转换。
        当初莫比的团队在研发Verilog的时候，为了得到用户的支持，使得他的编译器非常的聪明、非常的方便。
        灵活方便是它的一个特点。
        正是由于灵活方便的特点，又经过OVI的推广，使得世界上还有很多人认识到，居然还有这样一种语言，可以这样写EDA，非常的方便。
        于是，越来越多的人认知到了Verilog的方便之处。
        但是Verilog的不规范始终是被一些人持批评的态度。
        其中的最著名的例子是阻塞和非阻塞，blocking和non-blocking。

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        大家知道米德体系下面，没有这个问题。
        因为对一个系统电路的描述，一个Description的过程，就是真的要描述它。
        要描述两个电路板同时工作，我会怎么描述呢？
        当然是上帝一定会让两个电路板同时工作。
        这个就是米德的非阻塞。
        但是Verilog它不是，Verilog它是一个民间的团队，很多的一些做法脱胎于C语言。
        当初莫比并没有做到很高的一个认识，今天要做到阻塞和非阻塞的一个事。
        但是却很奇怪，它反转了。
        C语言里面有一个关于进程管理的阻塞和非阻塞的方式，这个方式被Verilog编译器的团队直接引用到Verilog的语句里面来。

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        这样呢，在Verilog的语句体系里面呢，就有经典的这种说法，就是电平敏感用阻塞，沿敏感用非阻塞，我们今天看有些文献里面做这些讨论。
        当然我们知道，阻塞如果应用于沿敏感的描述的时候，如果我们用它做前仿的时候，它的仿真就不真实了。
        所以说这是一种不真实的描述。
        但是Verilog他认为，如果我把电平敏感写成阻塞，沿敏感写成非阻塞，是没有错误的。
        有些批评者认为，无论在电平和沿敏感的时候，全部都写非阻塞，才是真正的对电路的描述。
        2000年以后，建模的规模越来越大，建模的速度也越来越高，特别有SoC的建模，有数模混合的建模。